Xilinx SDKでプロジェクトがビルド出来ない

FPGA Xilinx トラブルシューティング

コードを書いても.elfが生成されない、おそらくビルドできていない。調べてみるとパス中にカッコやスペースがあるとダメという話に行き着いた。

Make: Interrupt/Exception caught (code=0xc0000fd, addr=0x4227d3)

http://japan.xilinx.com/support/answers/43293.html

どうやら問題は配置パスではなく環境変数に同名のファイルを持つディレクトリがあることらしい。つまり全く別物のmakeが走っていたらしい。

Vivadoの起動時にpathを無効化してから起動することで対策できた。

//C:\Xilinx\Vivado\2015.4\bin\vivado_launch.bat
path
set path = ""

vivado.bat